随着晶體管尺寸的不斷縮小，HKMG技術幾乎已經成為45nm以下制程的必備技術。HKMG制造的晶體管結構和原來的平面晶體管相同，隻是以High-K絕緣層代替傳統的SiO2氧化層，并以金屬材料栅極代替原來的矽材料栅極，其優勢是可以提高晶體管的開關速度，并減小栅極的漏電流。
High-K絕緣層的等效氧化物厚度（EOT: equivalent oxide thickness）較薄，因此能有效降低栅極電容，晶體管的關鍵尺寸能得到進一步的縮小，管子的驅動能力也能得到有效的改善。
采用High-K絕緣層的晶體管和采用矽氧化物絕緣層的晶體管相比，在改善溝道載流子遷移率方面稍有不利。
在HKMG工藝制作方面，業内有兩種不同的實現方式，分别gate-first和gate-last，主要卻别是金屬栅極是在高溫活化退火（high-temperature activation anneals）之前或者之後沉積到晶圓上。Gate-first的主要支持者是以IBM為首的芯片知道技術聯盟Fishkill Alliance，包括英飛淩，NEC，GlobalFoundries，三星，意法半導體以及東芝等公司。Gate-last主要是Intel在使用，Intel在45nm制程開始制作HKMG晶體管時一直使用gate-last工藝；采用gate-last工藝的還有TSMC，TSMC先是支持gate-first工藝，但是後面可能由于在gate-first工藝上感覺有難度，而在28nm HKMG制程産品中開始使用gate-last工藝。UMC的HKMG工藝方案較為特殊，在制作NMOS的HKMG結構時使用gate-first工藝，而在制作PMOS時使用gate-last工藝。
不管是Gate-last還是gate-first都是基于已有的矽栅自對準工藝的，在栅極的阻擋下通過離子注入形成源漏極，然後需要經過高溫退火工藝，金屬栅極在經過高溫工藝步驟時可能發生劇烈反應和變化。為了解決這個問題，在梨子參雜和退火等步驟中還是使用矽栅，高溫步驟結束後再可是掉多晶矽栅極，再用合适的金屬填充，這就是gate-last；以Intel為例，其采用的絕緣層材料是HfO2，所以形成底界面層（SiO2），high-k層，頂界面層，金屬栅極的HKMG結構。而以IBM為代表的廠商采用的絕緣層材料是矽酸铪，成分是矽，氧和铪三種元素，與周圍的矽和氧化矽發生反應的話結果仍然是矽，氧化矽，矽酸铪，再與特定的栅極材料匹配，高溫時候的熱動力學是穩定的，另外其金屬栅其實是栅絕緣層上一層很薄的高熔點金屬，仍然需要用多晶矽栅極來實現自對準工藝的其他步驟。
Gate-first工藝制作晶體管的難點在于如何控制PMOS的Vt電壓，因為gate-first工藝制作HKMG時，用來制作high-k絕緣層和制作金屬栅極的材料必須經受源漏極退火步驟的高溫，因此會導緻PMOS的Vt電壓上升，但gate-first工藝的優點是不需要在電路設計上做太多更改；而gate-last工藝的難點在于工藝較複雜，芯片的管芯密度在同等條件下要比gate-first工藝的低，并且需要設計公司積極配合修改電路設計和對layout重新設計才可以達到與gate-first工藝相同的管芯密度級别。
雖然gate-first工藝存在一些性能方面的缺點，但是對一部分對性能并不十分敏感的低功耗器件還是能滿足要求。并且可以采用加入上覆層（Caplayer，在high-k層的上下位置沉積氧化物薄層）方式來改善gate-first工藝容易造成Vt過高的問題（但是加入上覆層的工藝卻非常複雜和難于掌握）；比如在NMOS中，需要在high-k層的上部沉積一層厚度小于1nm的La2O3（氧化镧，存在于稀土礦中，相當于伴生礦，含量很小）薄層；而在PMOS中，需要通過顯影+刻蝕将這一薄層去掉，換成Al2O3材質的薄層，這樣便需要複雜的工藝來控制如何在PMOS中将這一薄層去掉而不影響到NMOS的上覆層。
Gate-last工藝則可以自由設置和調配栅極材料的功函數值，充分控制Vt電壓；而且還能為PMOS的溝道提供有利改善溝道載流子流動性的矽應變力，因此gate-last工藝将非常适合于制造低功耗，高性能的産品。
有話要說...