淺談現代集成電路28nm芯片制造工藝A(前端FEOL)

全球90%以上集成電路都是CMOS工藝制造的，經曆了半個多世紀發展進化，芯片集成度從一個芯片包含幾十個器件進化到幾十億個器件。從上世紀60年代MOS器件采用鋁栅工藝，70年代采用了矽栅工藝，鋁線互連，進化到現代集成電路采用高K金屬栅、超低k介質多層銅線互連，以及FD-SOI和FinFET立體結構。制造工藝也越來越複雜。下面就納米級體矽平面型CMOS集成電路工藝流程，展現芯片先進制程不斷豐富現代集成電路制造工藝。

1）現将幾種先進制程工藝簡介如下：

1.1高k金屬栅HKMG:随着集成度不斷提高，器件幾何尺寸不斷縮小，工藝也在不斷改進。經過50多年發展，集成電路制造過程工藝越來越複雜，先進制程不斷完善。首先為了抑制短溝道效應，提高栅極對溝道的控制能力，提高栅極電容，栅氧化層厚度不斷減薄。對于厚度大于4nm的栅氧化層，SiO2是理想的絕緣體，不會形成栅漏電流。當純二氧化矽厚度小于3nm時，襯底的電子以量子形式穿過栅介質進入栅極，形成栅極漏電流。（量子隧穿）栅極漏電導緻功耗增加，IC發熱且阈值電壓飄移，可靠性降低。為提高介質絕緣特性，當特征尺寸達到0.18μm時采用氮氧化矽代替二氧化矽。特征尺寸進入90nm節點，單純縮小厚度不能滿足器件性能的要求了，于是采用提高氮氧化矽含氮量以增加介電常數k，但SiON厚度低于14Å會嚴重遂穿，栅極漏電劇增。45nm節點之後氮氧化矽已經不能滿足mos器件正常工作的要求，開始使用高k介質HfO2代替SiON來改善栅極漏電問題，同時采用金屬栅解決費米能級釘紮和多晶矽栅耗盡問題。盡管在0.35μm技術節點開始采用摻雜多晶矽與金屬矽化物（WSi）鈷（鎳）多晶矽化物栅疊層代替多晶矽栅，降低了多晶矽栅的電阻。但金屬栅電阻要比金屬矽化物還要小。

高k金屬栅HKMG.采用高k介質材料替代SiO2。二氧化矽k=3.9,氮氧化矽k=4~7，高K介質(HfO2和,HfSiON）=15~25。同樣等效氧化層厚度時，高k材料的物理厚度是SiO2的3~6倍。因此用較厚的高k介質即避免了隧穿，又降低了等效氧化層厚度，所以能有效控制栅極通斷。[EOT=（ko/kh）Th]

HKMG分為前栅工藝和後栅工藝，45nm及以下HKMG由前栅工藝，(多晶矽栅中嵌入高k介質）技術取代了SiON作為栅氧化層。特征尺寸28nm及更小時，采用栅後工藝，（置換金屬栅）。後栅工藝是先制作多晶矽臨時栅和栅氧化層，在ILD完成之後刻蝕掉多晶矽臨時栅和栅氧化層，由HKMG填充原來多晶矽栅極的位置。工藝對台階覆蓋均勻度要求高，要用原子層澱積ALD澱積高k介質和分别适合pmos與nmos功函數金屬。PMOS金屬栅采用TiN,（或TaN）NMOS采用TiAlN（或TaAlN）作為功函數金屬層。後栅工藝在澱積完功函數層後，要澱積阻擋層/粘附層Ti/TIN，在CVD鋁子晶層之後再澱積鋁将金屬栅極連接出去（用熱鋁）。本文後面圖示較詳細的制造過程。

1.2.避免熱載流子注入采用輕摻雜漏LDD：為了提高集成度、提高工作速度降低功耗，器件尺寸不斷縮小，但工作電壓沒有按比率縮小，60年代栅長Lg=20μm,工作電壓5V，當栅長L=0.35μm時工作電壓3.3V，栅長Lg=45nm時工作電壓1V。（栅長縮小20μm/45nm=444倍，而電壓縮小5V/1V=5倍）可見工作電壓沒有按比例縮小。因此溝道電場強度E=V/Lg不斷增強（漏極附近電場最強），導緻載流子速度不斷增加。它們碰撞電離産生新的熱載流子進而發生雪崩效應，載流子越過Si/SiO2勢壘進入栅極形成栅電流（即熱載流子注入效應）。導緻器件性能退化。為此采用LDD結構（輕摻雜漏：就是在栅極邊界下方與漏源之間形成低摻雜的淺結擴展區，配合重摻雜漏源使漏區摻雜分布變緩，從而降低了漏區附近電場強度。這些淺漏源延伸區的漏源pn結面向溝道的結面積減小，距溝道稍遠處連接摻雜較重的結深較深的漏源，形成緩變結使耗盡層相對溝道擴展範圍較小）。LDD改善熱載流子注入等短溝道效應。（mos器件工作時，載流子從源向漏運動。在漏端高電場獲得能量，這些高能載流子不再與晶格保持熱平衡，具有高于晶格熱能（KT）的能量，故稱為熱載流子。當器件的漏源區電場能夠穿過溝道區并開始對溝道區之間的勢壘高度産生影響時，短溝道效應起作用。）見圖LDD及電場分布示意。

1.3.口袋注入：短溝道效應産生亞阈值漏電（栅壓未達到強反型（關态）時，栅長0.25μm或更小時漏源漏源耗盡區靠近，出現較大的漏源電流即亞阈值漏電）。為減少亞阈值電流，增加一次溝道離子注入即口袋（pocket）注入以增加溝道區和漏源區襯底的雜質離子濃度，減小漏源與襯底的耗盡區橫向擴展寬度（防止漏源穿通）。見示意圖口袋注入。

口袋注入用于0.18μ以下的短溝道器件，（注入離子與阱同類型，n阱注入n型雜質，p阱注入p型雜質）注入深度大于LDD深度。

1.4.側牆:為了掩蔽LDD結構，防止重摻雜源漏離子注入影響輕摻雜漏，LDD位于側牆正下方（詳見前面的圖LDD）。90nm以下節點采用雙重側牆，多晶矽栅刻蝕完澱積一層氮氧化矽50~150Å成為補償隔離，補償隔離刻蝕後留下20Å氧化層。LDD注入之後，再做主隔離如圖7

1.5.應力技術：特征尺寸90nm及以下時，短溝道效應亞阈值電流成為發展的阻礙，提高溝道摻雜在一定程度可抑制短溝道效應，但這樣會增加溝道庫倫散射，使載流子遷移率下降，導緻器件速度降低。通過選擇性外延應變矽技術可以提高載流子遷移率。（澱積矽在絕緣體上很難成膜，在矽襯底暴露區可外延生長之即選擇性外延）NMOS漏源生長SiC,PMOS漏源生長SiGe.應變矽技術通過拉伸或壓縮矽晶格達到器件尺寸不變的情況下,可提高器件性能的目的。此外，随着源漏結深減小，源漏區矽的厚度不足以形成金屬矽化物，而外延生長應變矽凸起則增加了與源漏區厚度。

應變矽SiGe嵌入PMOS漏源區，在90nm邏輯芯片工藝首次使用。改善空穴遷移率和接觸電阻。可調節阈值電壓。器件性能增強。

1.6金屬矽化物：特征尺寸下降到0.25μm以下，為減小短溝道效應，結深不斷縮小，使得有源區電阻增加。金屬互聯接觸孔不斷縮小也導緻接觸層電阻變大，為此采用金屬矽化物減低漏源區及引線孔接觸電阻（同時多晶矽也形成矽化物）。特征尺寸在0.5μm~0.25μm時采用澱積Ti形成钛金屬矽化物，特征尺寸在0.18μm~65nm時采用鈷Co金屬矽化物。特征尺寸在65nm以下時采用Ni-Pt金屬矽化物。（在鎳靶中加入5%~10%的鉑），鎳鉑合金澱積後兩次RTA退火形成低阻的金屬矽化物。（加入Pt有利于接觸面均勻性，阻止鎳在矽中快速擴散而導緻栅極産生翅膀型鎳矽化物。）去除沒有反應的NiPt.用稀85℃王水或鹽酸+雙氧水。但常用硫酸+雙氧水比HCl基效果好。為了保護Ni-Pt膜層用PVD澱積蓋帽層TiN保護Ni-Pt膜.

1.7.超低K介質，銅互連：超低k介質IMD銅布線，集成電路中多層金屬布線層之間的介質厚度約0.5μm,它們之間的分布電容不可忽略，特别是速度較快時。降低分布電容和連線電阻才能提高器件速度，因而采用銅布線互聯同時采用低k介質層減少RC延遲。（0.13μ以上使用鋁互聯線。0.13μ以下銅互連）。深亞微米器件用低k介質（摻氟矽玻璃代替二氧化矽減小寄生電容），0.25μm技術節點，RC延遲不可忽略了，要降低容抗。由C=KA/d知.因幾何尺寸A/d不變，隻能減小k。二氧化矽k=4.摻入某些元素，可以降低k。碳摻雜氧化矽CDO介電常數3.0.在65nm采用低k材料≤3.2，納米器件用超低k材料≤2.5.空氣隙架構≤2.0.從而降低C容抗。銅互聯代替鋁降低R。

例如：通孔1和金屬2（雙鑲嵌）：澱積IMD2：SiCN 500Å,含低k的PECVD氧化矽-黑金剛石6000Å。光刻/刻蝕通孔，通孔中填充BARC并澱積一層LTO,(低溫氧化物）光刻刻蝕，布線槽與通孔聯通，去除BARC并清洗後澱積Ta/TaN和銅種子層，銅電鍍，CMP平坦化。重複上述達到多層布線目的。最頂兩層較厚，分别是無源元件電阻電容層和頂層鋁電源線及封裝用的鍵合壓焊盤窗口。最後澱積氮氧化矽、硼磷矽玻璃、氮化矽層鈍化層密封。

1.8.化學機械抛光CMP：1990年0.8μm開始采用化學機械抛光CMP，平坦化，由于特征尺寸不斷減小，光刻線條越來越細，要保證在平面上極高的分辨率，光刻焦深靈敏度提高了。在凸凹不平的面上，有的地方分辨率會很低，導緻光刻曝光邊緣不清晰，腐蝕後圖形變形，芯片的性能質量和可靠性受到威脅。因此光刻之前晶圓必須平坦。化學機械抛光CMP能夠在化學反應和機械力作用下将晶圓精确均勻的把矽片抛光到所需要的厚度和平坦度。（氧化物抛光所用的磨料與鎢抛光、銅抛光所用的磨料不同。被抛光材料不同，磨料也不同）。CMP重要的一點是終點檢測，即研磨到預期材料厚度時的檢測。本工序當研磨到氮化矽層時，由于氮化矽密度、硬度比二氧化矽強度大，成為研磨抛光的阻擋層，阻止了過度研磨抛光。

同時CMP也帶來了對矽片的污染，包括磨料顆粒、被抛光材料殘渣、磨料帶來的化學沾污。還有CMP過程因壓力而機械性的鑲嵌入矽片表面的顆粒、由于靜電力和範德華力而物理粘附在矽片表面的顆粒。CMP後的清洗非常重要，包括雙面毛刷擦洗、兆聲清洗、高壓去離子水洗和旋轉清洗幹燥設備。為避免毛刷被顆粒沾污，要使用稀釋氫氧化铵液體沖洗矽片和毛刷。有時清洗液中加入雙氧水清洗或稀氫氟酸短時漂洗。現代的CMP設備将CMP工藝與清洗工藝集成在一起形成矽晶圓“幹進/幹出”設備

9.STI： 90年代中期（1995年），淺槽隔離（STI）在0.35μm~0.18μm節點STI取代局部氧化隔離LOCOS工藝，提高了芯片面積利用率（器件之間隔離區所占的芯片面積随器件尺寸的減小相對增大，使得寄生電容增加，互連線延長，影響了集成度及速度的提高），精确的控制淺槽關鍵尺寸CD、溝槽深度和頂部圓角可提高芯片性能和良品率。 STI改善寄生晶體管及栓鎖效應。集成電路芯片是數以億計MOS晶體管緊密的集成在一個矽襯底（晶圓）上，矽襯底電阻率僅幾十歐姆-厘米。為确保不同的器件相互之間的電學隔離（相互絕緣）。采用刻蝕淺槽填充厚二氧化矽澱積層形成隔離區。（衆所周知，PCB電路闆上的各種元器件除了引線（含外殼）與電路連接之外，其他地方互相沒有電連接關系，即互相隔離）。

1.9.鎢栓塞： 接觸孔工藝中鎢栓塞抛光代替了鋁反刻工藝。本世紀初銅互聯從2001年開始從0.13μm/90nm/65nm到2007年45nm/2010年32nm/28nm/22nm.至今均采用銅互連。

1.10 .I/O接口電路與核心邏輯電路區工作電壓不同，栅厚度不同。為了降低工作時功率消耗，核心邏輯電路應用較小的操作電壓。例如芯片内部核心區電路操作電壓1~1.3V.溝道長50~70nm，栅介質25~30Å，SD擴展結20~30nm。而I/O電路（連接芯片外圍電路的接口）電壓1.8V/2.5V/3.3V.溝道長;100~200nm,栅介質厚40~70Å，漏源擴展結深300~500Å。核心區器件第一次栅氧化後氧化層被光刻漂洗掉，第二次生長核心區栅氧化層保留，I/O區器件則進行兩次栅氧化，氧化層較厚。

1.11.硬掩膜：為了提高光刻的分辨率和較長時間的抗蝕性能，利用很薄的光刻膠塗在晶圓例如薄氮化矽Si3N4層上，光刻使圖形轉移到氮化矽上，刻蝕氮化矽，再以氮化矽為掩膜刻蝕晶圓，即可得到高分辨率的圖形。這個氮化矽層稱為硬掩膜。

1.12.兩次曝光：二重圖形技術：即疊加交叉曝光技術。如圖甲：兩次曝光，兩次刻蝕，一層硬掩膜二重圖形技術：即疊加交叉曝光技術。如圖甲：使用一層硬掩膜，兩次曝光，兩次刻蝕，例如線曝光刻蝕間距為100nm的3個線條（1,3,5），然後用與第一次光刻線條相距50nm的相同圖案交叉曝光顯影（如線條2,4。間距100nm），刻蝕得到1,3,5之間的2個線條（2,4），最終得到線條(1,2,3,4,5,)，它們之間相距都是50nm的圖形。随着特征尺寸不斷縮小，兩次曝光，3次或多次曝光刻蝕可以得到更高的分辨率的圖形。

2）集成電路芯片28nm節點CMOS制造工藝流程。

（含高k金屬栅HGMG後栅工藝+應變矽技術代替漏源重摻雜+超低k介質多層銅布線）

未完待續《淺談現代集成電路28nm芯片制造工藝B(後端BEOL)》

張紅專